DDR EMC设计指南 - DDR EMC Design Guidelines
1. 在每个数据通道中，每个信号与相应 DQS/DQSn 信号之间的长度差不应超过 50 密耳。2. 建议将同一数据通道的所有信号布线在同一层。
3. DQS/DQSN 信号对应作为差分走线布线。之间的长度差异差分走线不应超过 20 mil，受控阻抗为 100 ± 10% Ω。
4. data lane 和 CK 信号之间的长度差不应超过 400 mils。
5. 任何单端信号走线的阻抗应为 50 ± 10% Ω。
6、ADDR/CMD/CTL信号与CK信号的长度差不能超过200 mils，建议将所有这些信号路由到同一层。
7. CK/CKn 信号应作为差分走线布线。之间的长度差异差分走线不应超过 20 mil，受控阻抗为 100 ± 10% Ω。
8. 最小化同一数据通道中的串扰信号：8 到 12 mils。
9. 数据通道信号到其他信号：大于 20 mils。
10. ADDR/CMD/CTL/CK转其他信号：大于20mil。
11. 将微控制器和 DDR 存储器作为第一级优先级。走线应该尽可能短尽可能少的过孔。
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